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FPGA设计与应用实验指导书
实验三 分频器设计
一、实验目的1.熟悉Quartus II 开发软件的基本使用方法 2.掌握用VHDL语言设计分频器的方法
二、实验内容
1.运用Quartus II 开发软件，完成工程创建、代码编写、程序调试、编译仿真等基本操作。2.用VHDL语言设计实现一个分频器，实现6分频，并进行功能仿真验证。3.使用DE2开发板设计计数器，并将计数器计数结果用数码管显示出来。
三、实验步骤
1.回顾时序逻辑电路的设计方法，设计6分频电路的VHDL程序。
2.参考实验一的步骤，完成6分频器工程的创建、代码的编写和程序编译及仿真。
3.使用DE2开发板的50MHz晶振作为输入时钟，分频得到1Hz信号，将1Hz信号进行10进制计数，计数结果显示在7段数码管中。
四、实验报告要求
1.给出6分频电路完整的VHDL程序实现代码；
2.给出6分频电路时序仿真波形图，并判断程序功能是否正确；
3.给出从50MHz晶振到1Hz信号的分频器程序以及相应的计数输出程序。4.实验心得体会。
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