简易出租车计费器设计由刀豆文库小编整理，希望给你工作、学习、生活带来方便，猜你可能喜欢“出租车计费器简易设计”。
课程设计说明书引言
随着生活水平的提高，人们已不再满足于衣食住的享受，出行的舒适已受到越来越多人的关注。于是，出租车行业以低价高质的服务给人们带来了出行的享受。但是总存在着买卖纠纷困扰着行业的发展。而在出租车行业中解决这一矛盾的最好方法就是改良计价器。汽车计价器是乘客与司机双方的交易准则，它是出租车行业发展的重要标志，是出租车中最重要的工具。它关系着交易双方的利益。具有良好性能的计价器无论是对广大出租车司机朋友还是乘客来说都是很必要的。因此，汽车计价器的研究也是具有一定意义的。
本设计是一个简易的出租车计费系统，实现计价功能，计费标准为按行程里程收费，起步价为6.00元，当里程小于3公里时，按照起价计费，车行超过3公里后在按1.2元/公里收费，等待累积时间超过2min，按照每分钟1.5元计费。能模拟汽车的启动，停止，暂停等状态。并用LED数码管实时显示车费和汽车行驶里程，用两位数字显示汽车行驶里程，显示方式为“XX”，单位为km。计程范围为0—99km，计程分辨率为1km；用五位数字显示总费用，显示方式为“XXX.X”，单价为元。计价范围为0—999.9元，计价分辨率为0.1元。此计费器要设有一个由司机控制的整体复位控制。
本设计采用VHDL硬件描述语言作为设计手段，采用自顶向下的设计思路，得到一种出租车计价系统的软件结构，通过QuartusⅡ软件下进行仿真，证明所设计的电路系统完成了出租车计价的功能，各项指标符合设计要求。本次课程设计可以熟练掌握了课本上的一些理论知识，课程设计也是一个学习新知识、巩固加深所学课本理论知识的过程，它培养了我们综合运用知识的能力，独立思考和解决问题的能力。加深我们对EDA原理与应用课程的理解。
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2.2 各个模块功能的设计
2.2.1 分频模块
由于试验箱上没有12Hz和15Hz的整数倍时钟信号，因此我们采用频率较大的750khz进行分频，以近似得到12HZ、15HZ和1HZ的时钟频率。本设计中通过以上三种不同频率的脉冲信号实现在计程车在行驶、等待两种情况下的不同计费。分频模块元件如图2-2所示：
图2-2 分频模块元件图
2.2.2计量模块
计量模块主要完成计时和计程功能。
计时部分：计算乘客的等待累积时间，当等待时间大于2min时，本模块中en1使能信号变为1；当clk1每来一个上升沿，计时器就自增1,计时器的量程为59min，满量程后自动归零。
计程部分：计算乘客所行驶的公里数，当行驶里程大于3km时，本模块中en0使能信号变为1；当clk1每来一个上升沿，计程器就自增1,计程器的量程为99km，满量程后自动归零。计量模块元件框图2-3所示：
图2-3 计量模块元件图
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控制模块仿真波形如图2-6所示：
图2-6 控制模块仿真波形图
2.2.4 计费模块
当计费信号Start一直处于高电平即计费状态时，本模块根据控制模块选择出的信号从而对不同单价的时段进行计费。即行程在3km内，而且等待累积时间小于2min则为起步价6元；3km外以每公里按1.2元计费，等待累积时间超过2min则按每分钟1.5元计费。c0、c1、c2、c3分别表示费用的显示。计费模块元件如图2-7所示：
图2-7 计费模块元件图
计费模块仿真波形如图2-8所示：
图2-8 计费模块仿真波形图
由图可知当处于计费状态时，随着clk2的高电平的到来，计费起步价为6
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程序最终功能实现仿真波形如图2-11所示：
图2-11 程序最终仿真波形图
由图中可以看出，当fin脉冲信号到来时，实现了行驶计费,当行驶里程超过三公里，则再按每公里1.2元计费；当stop为高电平，即进入等待计时收费；当等待时间超过2min时，每过一分钟加1.5元，即为实现每等一分钟收费1.5元。当stop为电平时所有数值清零，只显示初始值6元，但本次仿真中等待时间为9分钟，行驶里程为20km,应收取费用值为36.9元。
结果验证：出租车的起步价是6元，收费为6+（20km —3km）*1.2+(9-2)*1.5=36.9元。仿真结果于计算结果相同，所以仿真结果正确。
2.3 引脚设置
做硬件验证之前需要清楚实验板上各键与各信号的链接情况，参照资料得出本设计中各引脚的对应情况如下，本设计下载时选择模式5。
引脚脚的设置如图2-12所示：
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3总结
通过为期1周的课程设计，出租车计价器系统的设计已基本完成，能按预期的效果模拟汽车启动、等待、停止、复位等功能，并显示车费数目等待时间及行驶路程。出租车计费系统的设计中体现了VHDL覆盖面广，描述能力强，是一个多层次的硬件描述语言及CPLD器件速度快，使用方便，便于修改等特点，本设计在实用方面具有一定的价值。
通过不断的编写与尝试，遇到问题，讨论问题，解决问题，使我对《EDA技术》这门学科有了更系统的认识。在这次课程设计中我熟练地掌握了VHDL语言中的并行语句与顺序语句的应用、区别与联系；从根本上了解了信号与变量之间的区别；熟练掌握并应用了有限状态机与元件例化的方法；锻炼了我的独立思考能力，培养了我敢于创新的思想：让我学会了团结同学、互帮互助、在讨论中提炼真知。
在本次设计中还存在很多不足，可以改进的地方目前有以下几点:
一、该设计虽然实现了基本的计费和计程，但是很多问题并没有解决，如本设计只实了一种车速的计费。若要实现出租车的不同档位下的计程计费，还需要进一步讨论。
二、该设计智能化水平较低，启动、等待、复位等信号需要人为输入，若在实际中出现操作偏差，会导致计费不准确。
通过此次课程设计，我们更进一步的深入了解了VHDL设计语言，并在使用过程中对它有了更深的体会。对编程过程中可能遇到的问题有了一定的了解和解决方法，在理论学习和编程练习以及硬件测试方面都获得了较大的收获，对于今后进行程序设计有很大的帮助。
最后在此再次向带领我们这次课程设计的老师说声：谢谢！
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附录
分频模块源程序： library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity fenpin is port(clk_750k :in std_logic;
--系统时钟
clk_12: buffer std_logic;
--12分频
clk_15: buffer std_logic;
--15分频
clk_1: buffer std_logic);
--1分频 end fenpin;architecture rt1 of fenpin is signal q_12:integer range 0 to 4;
--定义中间信号量
signal q_15:integer range 0 to 3;
signal q_1:integer range 0 to 59;
begin
proce(clk_750k)begin if(clk_750k'event and clk_750k='1')then if q_12=4then q_12
else q_12
end if;
--得12hz频率信号 if q_15=3 then q_15
else q_15
--得15hz频率信号 if q_1=59 then q_1
else q_1
--得1hz频率信号
end if;end proce;end rt1;
计量模块源程序： library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity jiliang is port(start: in std_logic;
--计费开始信号
fin: in std_logic;
--里程脉冲信号
stop: in std_logic;
--行驶中，中途等待信号 clk1: in std_logic;
--驱动脉冲
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end proce;end rt2;
控制模块源程序： library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity kongzhi is port(en0,en1:in std_logic;
--使能选择信号
clk_in1:in std_logic;
--12分频输入信号
clk_in2:in std_logic;
--15分频输入信号
clk_out:out std_logic);
--输出信号
end kongzhi;architecture rt3 of kongzhi is begin proce(en0,en1)begin
if en0='1' then
--实现二选一功能
clk_out
elsif en1='1' then
clk_out
end if;
end proce;end rt3;计费模块源程序: library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity jifei is port(clk2:in std_logic;
--计费驱动信号
start: in std_logic;
--计费开始信号
c0,c1,c2,c3: buffer std_logic_vector(3 downto 0));end jifei;architecture rt4 of jifei is begin proce(clk2,start)begin
if start='0' then c3
elsif clk2'event and clk2='1' then
if c0=“1001” then c0
if c1=“1001” then c1
目录1 引言 ............................................................................................................................................11.1 设计......
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